애플, TSMC의 3나노 공정 1년간 독점으로 사용한다

TSMC 3나노 공정

TSMC의 3나노 공정(N3)은 5나노 공정(N5)에서 전체 노드의 발전이며, 도입될 때 PPA(전력, 성능 및 면적)와 트랜지스터 기술 모두에서 가장 진보된 파운드리 기술을 제공합니다. N3 기술은 N5 기술과 비교하여 최대 70%의 논리 밀도 증가, 최대 15%의 속도 향상(동일 전력), 최대 30%의 전력 감소(동일 속도)를 제공합니다. N3 기술 개발은 계획대로 진행되고 있으며, 모바일 및 HPC 애플리케이션 모두에 대한 완벽한 플랫폼 지원을 제공할 것으로 예상되며, 2021년에 여러 고객 제품 테이프아웃을 받을 것으로 예상됩니다. 또한, 2022년 하반기에 양산이 목표로 설정되어 있습니다. TSMC Fab 18은 주요 3nm 생산 시설입니다.
TSMC는 또한 N3E라는 개선된 3nm 칩 프로세스를 개발하고 있으며, 이는 2023년에 생산을 시작할 수도 있습니다.

 

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애플 독점

Apple은 TSMC의 3nm 공정을 1년간 독점적으로 사용할 수 있는 계약을 체결했습니다. 이 계약은 M3 시리즈 Mac 프로세서와 다가오는 iPhone의 A17 Bionic 칩의 생산을 촉진하기 위한 것입니다. Apple의 대규모 칩 주문은 수십억 달러에 이르며, TSMC의 3nm 제조 능력을 최소 1년간 모두 소진하여 다른 회사의 주문을 처리할 수 없게 만듭니다.

 

애플 tsmc

이는 Apple이 TSMC의 가장 큰 고객이기 때문입니다. Apple은 TSMC의 $72 billion 수익 중 23%를 차지했습니다. 이 계약은 Apple이 TSMC의 공장에서 Apple A8과 iPhone 6를 위해 2014년부터 사용하기 시작한 이래로 계속되어 왔습니다. Apple은 일시적으로 Samsung에서 만든 프로세서를 일부 iPhone에 사용하고, 다른 iPhone에는 TSMC에서 만든 칩을 사용하는 등 여러 소스에서 프로세서를 사용했습니다. 하지만, 지난 10년간 대부분의 Apple 칩은 TSMC에서 제조되었습니다.

Apple과의 계약은 다른 주요 고객들, 예를 들어 Nvidia, AMD, Qualcomm, 심지어 Intel도 3nm 칩에 대한 독점 기간 동안 다른 출처를 찾아야 함을 의미합니다. Samsung은 최근 3nm 공정에서 괜찮은 수율을 보였으며, 이는 TSMC에게 3nm 분야에서 환영할만한 경쟁이 될 수 있습니다. Intel도 전 세계에 자체 칩 제조 시설을 건설하기 위해 수십억 달러를 투자하고 있습니다.

 

A17 Bionic, M3

 

삼성 파운드리 3나노 공정

삼성전자는 세계 최초로 GAA (Gate-All-Around) 기술을 적용한 3나노 (nm, 나노미터) 파운드리 공정 기반의 초도 양산을 시작했습니다. 3나노 공정은 반도체 제조 공정 가운데 가장 앞선 기술이며, 차세대 트랜지스터 구조인 GAA 신기술을 적용한 3나노 공정 파운드리 서비스는 전 세계 파운드리 업체 중 삼성전자가 유일합니다. 삼성전자는 3나노 공정의 고성능 컴퓨팅 (HPC, High-Performance Computing)용 시스템 반도체를 초도 생산한데 이어, 모바일 SoC 등으로 확대해 나갈 예정입니다.

삼성전자는 이번에 반도체를 구성하는 트랜지스터에서 전류가 흐르는 채널 (Channel) 4개면을 게이트 (Gate)가 둘러 싸는 형태인 차세대 GAA 기술을 세계 최초로 적용했습니다. 채널의 3개면을 감싸는 기존 핀펫 구조와 비교해, GAA 기술은 게이트의 면적이 넓어지며 공정 미세화에 따른 트랜지스터 성능 저하를 극복하고 데이터 처리 속도와 전력 효율을 높이는 차세대 반도체 핵심 기술로 손꼽힙니다. 또한 삼성전자는 채널을 얇고 넓은 모양의 나노시트 (Nanosheet) 형태로 구현한 독자적 MBCFET GAA 구조도 적용했습니다. 나노시트의 폭을 조정하면서 채널의 크기도 다양하게 변경할 수 있으며, 기존 핀펫 구조나 일반적인 나노와이어(Nanowire) GAA 구조에 비해 전류를 더 세밀하게 조절할 수 있어 고성능·저전력 반도체 설계에 큰 장점이 있습니다.

 

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삼성전자는 나노시트 GAA 구조 적용과 함께 3나노 설계 공정 기술 공동 최적화 (DTCO, Design Technology Co-Optimization)를 통해 PPA (Power:소비전력, Performance:성능, Area:면적)를 극대화했습니다. 삼성전자 3나노 GAA 1세대 공정은 기존 5나노 핀펫 공정과 비교해 전력 45% 절감, 성능 23% 향상, 면적 16% 축소되었고, 이어 GAA 2세대 공정은 전력 50% 절감, 성능 30% 향상, 면적 35% 축소됩니다. 삼성전자는 앞으로 고객 요구에 최적화된 PPA, 극대화된 전성비 (단위 전력당 성능)를 제공합니다.

삼성전자는 Synopsys, Cadence 등 SAFE (Samsung Advanced Foundry Ecosystem) 파트너들과 함께 3나노 공정 기반의 반도체 설계 인프라/서비스를 제공함으로써, 고객들이 빠른 시간에 제품 완성도를 높일 수 있도록 시스템을 강화해 나갈 계획입니다.

 

삼성 파운드리 3나노 공정의 수율 문제?

삼성전자가 지난해 TSMC보다 앞서 3나노 공정 도입을 선언했지만 최근 TSMC가 3나노 양산을 발표한데 이어 기대 이상의 수율(생산품 대비 양품비율)을 기록하고 있는 것으로 알려졌습니다. 반도체업계에서는 90%를 넘는 ‘골든수율’ 도달이 3나노 승부의 분기점이 될 것으로 예상하고 있습니다.

삼성전자의 3나노 공정에 대한 수율 문제에 대해서는 최신의 정보가 없습니다. 일부 외신은 삼성전자의 3나노 수율이 아직 20% 수준에서 교착상태에 이르렀다는 보도를 내기도 했지만, 삼성 측에서는 사실무근이라고 일축하고 있는 상태입니다. 다만 구체적인 수율에 대해서는 이렇다할 입장을 내지 않고 있습니다. 삼성 안팎에서는 지난해 60% 수준을 넘어선 것으로 추정하고 있습니다.

하지만, 이러한 정보들은 추측일 뿐이며, 정확한 정보가 아닙니다.